时序违例问题

cssfpga

我有一个信号a，这个信号满足一个条件后拉高，之后不会拉低了，然后这个信号经过组合逻辑到达同时钟域的寄存器，这是报时序违例，那么此时时序违例需要管么？那么需要如何进行约束呢？伪路径？

CrazyTiming

这是同时钟域下的时钟违例，肯定要消除，否则有可能会导致亚稳态。只需正确约束这个时钟域时钟即可，时序工具会当成reg2reg路径处理。伪路径一般用作跨时钟域信号，跨时钟域信号做了信号同步处理，可以防止亚稳态传播

cssfpga

CrazyTiming 发表于 2025-4-12 13:40
这是同时钟域下的时钟违例，肯定要消除，否则有可能会导致亚稳态。只需正确约束这个时钟域时钟即可，时序工 ...

我的信号表示的是一个状态，即使产生亚稳态，下一个时钟周期正确读取也OK的，这个对时序要求不是很严格，也需要消除么？若要消除该怎么去约束呢，在时钟域下该怎么约束呢？

CrazyTiming

cssfpga 发表于 2025-4-14 14:01
我的信号表示的是一个状态，即使产生亚稳态，下一个时钟周期正确读取也OK的，这个对时序要求不是很严格， ...

"我的信号表示的是一个状态，即使产生亚稳态，下一个时钟周期正确读取也OK的"  这想法不对。
假设第一个时钟在目标寄存器采集到亚稳态，即使第二个采样时钟目标寄存器采集到正确的数据，但是第一个亚稳态会向后级传播，这种情况会造成未知的结果，除非你能保证第一个时钟亚稳态不会向后级传播，或者即使亚稳态向后级传播，对电路功能也没影响。
你要分析这路径时序违例原因是啥，如果组合逻辑太长，可以在组合逻辑中间多插入一级寄存器消除违例。

cssfpga

CrazyTiming 发表于 2025-4-14 16:22
"我的信号表示的是一个状态，即使产生亚稳态，下一个时钟周期正确读取也OK的"  这想法不对。
假设第一个 ...

昂昂，明白了，恍然大悟，听君一席话，胜读十年书