FPGA 单口RAM模型实现技巧

CrazyTiming

在FPGA设计中，一般选择使用RTL（寄存器传输级）模型而非直接例化厂商提供的宏模块（如Xilinx的IP核或Altera的宏功能模块），
这样可以增加设计灵活性与可定制性，方便跨平台移植。

下面结合实际参与项目遇到的单口RAM模型问题，系统讲讲单口RAM模型实现技巧。
曾经在原型验证项目遇到单口RAM模型实现如下图所示：



该模型地址通过rd_en 控制，由时钟打拍输入，这样综合资源结果如下图所示

从资源结果可知用到了寄存器，显然这种模型不是最优的。
于是修改下得到如下所示模型：

对应资源利用情况如下图所示：


对比第一种方式，不用消耗额外的寄存器  ， LUT资源也节省了一半。

xxppno1

其实我想问,xilinx如果Bram设置成了读优先,或者写优先,能否也不消耗触发器和lut资源, ip生成的是没有生成多余的,但是rtl推断的是否也能呢

CrazyBingo

xxppno1 发表于 2025-3-17 18:33
其实我想问,xilinx如果Bram设置成了读优先,或者写优先,能否也不消耗触发器和lut资源, ip生成的是没有生成多 ...

你不如PR一下 看下实际synopsis出来的Cicuit不就OK了嘛？
JUST TRY