<?xml version="1.0" encoding="utf-8"?>
<rss version="2.0">
  <channel>
    <title>疯狂的FPGA</title>
    <link>https://www.crazyfpga.com/forum.php</link>
    <description>Latest 20 threads of all forums</description>
    <copyright>Copyright(C) 疯狂的FPGA</copyright>
    <generator>Discuz! Board by Comsenz Inc.</generator>
    <lastBuildDate>Mon, 06 Apr 2026 06:38:17 +0000</lastBuildDate>
    <ttl>60</ttl>
    <image>
      <url>https://www.crazyfpga.com/static/image/common/logo_88_31.gif</url>
      <title>疯狂的FPGA</title>
      <link>https://www.crazyfpga.com/</link>
    </image>
    <item>
      <title>Lattice有什么指令类似vivado的reset_project</title>
      <link>https://www.crazyfpga.com/forum.php?mod=viewthread&amp;tid=24366</link>
      <description><![CDATA[工程文件需要上传git,有没有指令能删除一些不必要文件，减少容量]]></description>
      <category>Lattice</category>
      <author>Mr_cen</author>
      <pubDate>Mon, 19 Jan 2026 07:09:06 +0000</pubDate>
    </item>
    <item>
      <title>有没有做过 mini led的？</title>
      <link>https://www.crazyfpga.com/forum.php?mod=viewthread&amp;tid=15968</link>
      <description><![CDATA[有没有做过 mini led的local dimiing？可以一起探讨一下不?]]></description>
      <category>LCD液晶模组</category>
      <author>shero_22</author>
      <pubDate>Wed, 03 Sep 2025 08:38:22 +0000</pubDate>
    </item>
    <item>
      <title>vitis unified ide 2025.1 使用問題</title>
      <link>https://www.crazyfpga.com/forum.php?mod=viewthread&amp;tid=15967</link>
      <description><![CDATA[請問有人使用過 vitis unified ide 作為開發工具嗎? 我試著使用vdma功能顯示彩條，但過程中一直發生問題，目前知道vitis unified ide 取消了device id，改為baseaddr  外還有什麼要注意的呢?
000035677 - 2023.2 Vitis Unified IDE - Standalone Application Migration  ...]]></description>
      <category>Xilinx(AMD)</category>
      <author>moonsky</author>
      <pubDate>Fri, 22 Aug 2025 08:37:43 +0000</pubDate>
    </item>
    <item>
      <title>高云布线拥塞怎么分析？求助</title>
      <link>https://www.crazyfpga.com/forum.php?mod=viewthread&amp;tid=15966</link>
      <description><![CDATA[我想问一下，高云软件的布线拥塞怎么解读]]></description>
      <category>高云半导体</category>
      <author>Jade3055811749</author>
      <pubDate>Mon, 18 Aug 2025 10:54:06 +0000</pubDate>
    </item>
    <item>
      <title>LFCPNX器件做SDI接收出现失锁无法识别SDI视频</title>
      <link>https://www.crazyfpga.com/forum.php?mod=viewthread&amp;tid=15964</link>
      <description><![CDATA[上电烧录程序后可以正常识别SDI视频，但是过几分钟后SDI无法确定什么原因导致SDI无法识别，重新烧录程序不行，必须重新上电才能正常识别，但是还是存在无法识别现象，参考时钟是148.5M差分时钟 ...]]></description>
      <category>Lattice</category>
      <author>Mr_cen</author>
      <pubDate>Thu, 14 Aug 2025 01:36:43 +0000</pubDate>
    </item>
    <item>
      <title>2025-FPGA设计大赛（易灵思）题目</title>
      <link>https://www.crazyfpga.com/forum.php?mod=viewthread&amp;tid=15963</link>
      <description><![CDATA[]]></description>
      <category>易灵思</category>
      <author>admin</author>
      <pubDate>Mon, 21 Jul 2025 16:15:57 +0000</pubDate>
    </item>
    <item>
      <title>有没有用过小梅哥的OV5640初始化程序？？？</title>
      <link>https://www.crazyfpga.com/forum.php?mod=viewthread&amp;tid=155</link>
      <description><![CDATA[为啥i2c写寄存器到OV5640时，ack应答一直出错呢？？？ 是因为sclk&gt;400khz？？？（计算出来实际大概是416kHz）。。]]></description>
      <category>CMOS摄像头</category>
      <author>shero_22</author>
      <pubDate>Mon, 30 Jun 2025 02:49:32 +0000</pubDate>
    </item>
    <item>
      <title>书中56页关于占空比的公式和TL的表述是否有误？</title>
      <link>https://www.crazyfpga.com/forum.php?mod=viewthread&amp;tid=154</link>
      <description><![CDATA[书中说占空比是高电平占周期的比值，给的公式却是TH/TL，TL描述的是一个周期内低电平的持续时间]]></description>
      <category>《FPGA时序约束教程》</category>
      <author>Jade3055811749</author>
      <pubDate>Wed, 25 Jun 2025 02:45:34 +0000</pubDate>
    </item>
    <item>
      <title>LFCPNX 100器件如何实现MIPI DSI初始化屏幕</title>
      <link>https://www.crazyfpga.com/forum.php?mod=viewthread&amp;tid=153</link>
      <description><![CDATA[目前需要使用官方的MIPI DPHY IP实现DSI tx功能，但是不知道如何实现 dsi 初始化LCD屏幕]]></description>
      <category>Lattice</category>
      <author>Mr_cen</author>
      <pubDate>Tue, 24 Jun 2025 12:08:30 +0000</pubDate>
    </item>
    <item>
      <title>NX硬核接收mipi时数据不对</title>
      <link>https://www.crazyfpga.com/forum.php?mod=viewthread&amp;tid=152</link>
      <description><![CDATA[lattice nx的芯片接收2828输出的mipi芯片，采用硬核方式接收，使用自带的ip核dphy-rx，抓取数据发现ip核解析出来的数据不对，改了很多寄存器也还是没能出来正常的数据，这个还有什么方向可以处理的吗？ ...]]></description>
      <category>Lattice</category>
      <author>shero_22</author>
      <pubDate>Thu, 05 Jun 2025 06:34:48 +0000</pubDate>
    </item>
    <item>
      <title>高云eDP  IP</title>
      <link>https://www.crazyfpga.com/forum.php?mod=viewthread&amp;tid=119</link>
      <description><![CDATA[关于高云的eDP的各种问题  随便问  知无不言   我现在感觉我很牛✘]]></description>
      <category>高云半导体</category>
      <author>always@</author>
      <pubDate>Thu, 08 May 2025 11:23:15 +0000</pubDate>
    </item>
    <item>
      <title>关于安陆EG_LOGIC_BUFIO的使用方法</title>
      <link>https://www.crazyfpga.com/forum.php?mod=viewthread&amp;tid=116</link>
      <description><![CDATA[在使用安陆mipi的ip核时，里面用到了一个EG_LOGIC_BUFIO的代码用作时钟分频，该文件在他提供的例子中貌似没有提供，这是源语吗，该如何找到该文件？]]></description>
      <category>安路科技</category>
      <author>Sue</author>
      <pubDate>Tue, 15 Apr 2025 12:29:17 +0000</pubDate>
    </item>
    <item>
      <title>时序违例问题</title>
      <link>https://www.crazyfpga.com/forum.php?mod=viewthread&amp;tid=115</link>
      <description><![CDATA[我有一个信号a，这个信号满足一个条件后拉高，之后不会拉低了，然后这个信号经过组合逻辑到达同时钟域的寄存器，这是报时序违例，那么此时时序违例需要管么？那么需要如何进行约束呢？伪路径？
 ...]]></description>
      <category>《FPGA时序约束教程》</category>
      <author>cssfpga</author>
      <pubDate>Fri, 11 Apr 2025 07:58:30 +0000</pubDate>
    </item>
    <item>
      <title>P160页 关于-start/-end描述有误（set_multicycle_path）</title>
      <link>https://www.crazyfpga.com/forum.php?mod=viewthread&amp;tid=114</link>
      <description><![CDATA[您好，对于set_multicycle_path中-start和-end的描述有误，max分析和min分析默认采用的参考时钟是不同的，并非都是-start。]]></description>
      <category>《FPGA时序约束教程》</category>
      <author>kelley</author>
      <pubDate>Thu, 10 Apr 2025 03:17:38 +0000</pubDate>
    </item>
    <item>
      <title>P93页关于 Timed(unsafe)和Timed的描述是错误的</title>
      <link>https://www.crazyfpga.com/forum.php?mod=viewthread&amp;tid=113</link>
      <description><![CDATA[您好，第93页，提到Timed(unsafe)和Timed，这边提到了unsafe是指存在时序违例的情况，这个说法是错误的。 这两者跟时序是否违例没有关系。

请修正一下。
正确说法：
“there is no common primary clock or no expandable period” - unsafe

 ...]]></description>
      <category>《FPGA时序约束教程》</category>
      <author>kelley</author>
      <pubDate>Wed, 09 Apr 2025 14:27:20 +0000</pubDate>
    </item>
    <item>
      <title>对于时序约束的概念比较懵逼，时序约束是干嘛的？</title>
      <link>https://www.crazyfpga.com/forum.php?mod=viewthread&amp;tid=112</link>
      <description><![CDATA[1，时序约束是告诉 eda 软件我要的指标吗？
2，不同软件的约束算法是不是性能有高低之分？vivado 约束的可能比 quartus 的好？]]></description>
      <category>《FPGA图像处理教程》</category>
      <author>Librarian</author>
      <pubDate>Wed, 09 Apr 2025 03:41:21 +0000</pubDate>
    </item>
    <item>
      <title>fpga/ic有什么知识点是秋招/实习需要重点掌握的</title>
      <link>https://www.crazyfpga.com/forum.php?mod=viewthread&amp;tid=111</link>
      <description><![CDATA[通过网盘分享的文件：FPGA-IC知识点总结.pdf
链接: https://pan.baidu.com/s/1c6hIlWDxqiYIuvmxTx_Syw?pwd=iask 提取码: iask]]></description>
      <category>知识分享</category>
      <author>klxh</author>
      <pubDate>Mon, 07 Apr 2025 05:37:44 +0000</pubDate>
    </item>
    <item>
      <title>stream to video out输出时序问题</title>
      <link>https://www.crazyfpga.com/forum.php?mod=viewthread&amp;tid=110</link>
      <description><![CDATA[各位大佬，vtc IP核产生的时序是正常的，但是接入stream to video out这个IP核，出来的时序就没有了，请问这是怎么回事]]></description>
      <category>Xilinx(AMD)</category>
      <author>琴是晴天的情</author>
      <pubDate>Sun, 06 Apr 2025 07:51:55 +0000</pubDate>
    </item>
    <item>
      <title>block design设计出现的问题</title>
      <link>https://www.crazyfpga.com/forum.php?mod=viewthread&amp;tid=109</link>
      <description><![CDATA[在block design中，把一个写好的.v作为一个module添加进block design中(该.v文件内例化了一个官方ip核SelectIo，使用的是先通过IP Catalog添加再例化)，添加时出现如图报错。尝试把OOC改为global没有效果，最终只能把该IP核删掉，把IP核的v文件找出来添加进工程，才解决 ...]]></description>
      <category>Xilinx(AMD)</category>
      <author>琴是晴天的情</author>
      <pubDate>Thu, 03 Apr 2025 13:00:33 +0000</pubDate>
    </item>
    <item>
      <title>对内容不满意</title>
      <link>https://www.crazyfpga.com/forum.php?mod=viewthread&amp;tid=108</link>
      <description><![CDATA[拿到书第一天我就开始狂看了，我作为读者，我想反馈一下意见。
书名叫做实战，但是实际上实战只有十几页，剩下的全是理论。
这点让我有点失望，当然也可能是我读的书不够多，不懂行业规则，不知道这种书就是这样的。
 ...]]></description>
      <category>《FPGA时序约束教程》</category>
      <author>Majesty</author>
      <pubDate>Tue, 01 Apr 2025 11:44:47 +0000</pubDate>
    </item>
  </channel>
</rss>