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    <title>疯狂的FPGA - Xilinx(AMD)</title>
    <link>https://www.crazyfpga.com/forum.php?mod=forumdisplay&amp;fid=18</link>
    <description>Latest 20 threads of Xilinx(AMD)</description>
    <copyright>Copyright(C) 疯狂的FPGA</copyright>
    <generator>Discuz! Board by Comsenz Inc.</generator>
    <lastBuildDate>Mon, 06 Apr 2026 06:43:55 +0000</lastBuildDate>
    <ttl>60</ttl>
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      <title>疯狂的FPGA</title>
      <link>https://www.crazyfpga.com/</link>
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      <title>vitis unified ide 2025.1 使用問題</title>
      <link>https://www.crazyfpga.com/forum.php?mod=viewthread&amp;tid=15967</link>
      <description><![CDATA[請問有人使用過 vitis unified ide 作為開發工具嗎? 我試著使用vdma功能顯示彩條，但過程中一直發生問題，目前知道vitis unified ide 取消了device id，改為baseaddr  外還有什麼要注意的呢?
000035677 - 2023.2 Vitis Unified IDE - Standalone Application Migration  ...]]></description>
      <category>Xilinx(AMD)</category>
      <author>moonsky</author>
      <pubDate>Fri, 22 Aug 2025 08:37:43 +0000</pubDate>
    </item>
    <item>
      <title>stream to video out输出时序问题</title>
      <link>https://www.crazyfpga.com/forum.php?mod=viewthread&amp;tid=110</link>
      <description><![CDATA[各位大佬，vtc IP核产生的时序是正常的，但是接入stream to video out这个IP核，出来的时序就没有了，请问这是怎么回事]]></description>
      <category>Xilinx(AMD)</category>
      <author>琴是晴天的情</author>
      <pubDate>Sun, 06 Apr 2025 07:51:55 +0000</pubDate>
    </item>
    <item>
      <title>block design设计出现的问题</title>
      <link>https://www.crazyfpga.com/forum.php?mod=viewthread&amp;tid=109</link>
      <description><![CDATA[在block design中，把一个写好的.v作为一个module添加进block design中(该.v文件内例化了一个官方ip核SelectIo，使用的是先通过IP Catalog添加再例化)，添加时出现如图报错。尝试把OOC改为global没有效果，最终只能把该IP核删掉，把IP核的v文件找出来添加进工程，才解决 ...]]></description>
      <category>Xilinx(AMD)</category>
      <author>琴是晴天的情</author>
      <pubDate>Thu, 03 Apr 2025 13:00:33 +0000</pubDate>
    </item>
    <item>
      <title>ILA数据深度设置</title>
      <link>https://www.crazyfpga.com/forum.php?mod=viewthread&amp;tid=102</link>
      <description><![CDATA[各位大佬，请问一下：
如果我使用一个24MHz的时钟 对 另一个100k的时钟进行采样，我ILA数据深度是不是设置为240个，就可以采全。还是说需要多加深度]]></description>
      <category>Xilinx(AMD)</category>
      <author>琴是晴天的情</author>
      <pubDate>Fri, 28 Mar 2025 13:39:41 +0000</pubDate>
    </item>
    <item>
      <title>请教：关于AD9172 JESD 断链的问题</title>
      <link>https://www.crazyfpga.com/forum.php?mod=viewthread&amp;tid=96</link>
      <description><![CDATA[更新一下：
根本原因是SYNC差分信号多了一组电容。QAQ



1.           问题现象VU33P 的FPGA载板+AD9172子卡(编号001)加载逻辑后，大概十多秒后就会出现AD9172  JESD 断链的现象，下图中tx_sync拉低就是断链时刻。
2.           工程配置说明
ADC12QJ800工作模式Jmode ...]]></description>
      <category>Xilinx(AMD)</category>
      <author>CrazyClock</author>
      <pubDate>Thu, 27 Mar 2025 12:50:28 +0000</pubDate>
    </item>
    <item>
      <title>Xilinx烧录验证</title>
      <link>https://www.crazyfpga.com/forum.php?mod=viewthread&amp;tid=95</link>
      <description><![CDATA[公司很久以前的项目，项目用的zynq XAZU3eg的芯片，开发工具用的2021的vitis，但是楼主目前手上只有2018的Vivado(不想重新下载vitis了，实在太大了),想请教一下怎么才能把当前的工程文件验证一下呢

由于板卡太老旧了  flash已经被拆走了，只能通过JTAG烧录Sram来验证， ...]]></description>
      <category>Xilinx(AMD)</category>
      <author>always@</author>
      <pubDate>Thu, 27 Mar 2025 05:18:55 +0000</pubDate>
    </item>
    <item>
      <title>用复旦微7020片子，PS侧PLL的问题</title>
      <link>https://www.crazyfpga.com/forum.php?mod=viewthread&amp;tid=91</link>
      <description><![CDATA[PS侧 PL Fabric Clocks配置如图，我对这个输出的100MHz做了测试，实际输出只有50MHz，请问大家遇到过类似的问题吗？]]></description>
      <category>Xilinx(AMD)</category>
      <author>xghuhu0422</author>
      <pubDate>Thu, 27 Mar 2025 00:55:25 +0000</pubDate>
    </item>
    <item>
      <title>FPGA复位策略</title>
      <link>https://www.crazyfpga.com/forum.php?mod=viewthread&amp;tid=86</link>
      <description><![CDATA[xilinx的复位什么时候必须使用，我看白皮书上好多时候都不需要复位]]></description>
      <category>Xilinx(AMD)</category>
      <author>GET</author>
      <pubDate>Sat, 22 Mar 2025 05:19:28 +0000</pubDate>
    </item>
    <item>
      <title>FPGA笔记模板</title>
      <link>https://www.crazyfpga.com/forum.php?mod=viewthread&amp;tid=83</link>
      <description><![CDATA[FPGA笔记

日期: [填写日期]

设计概述
[在这里简要描述设计的目标和功能]

设计架构
[在这里描述设计的整体结构和模块之间的关系]

模块列表
[列出设计中使用的主要模块和它们的功能]

时钟和复位
[描述设计中使用的时钟和复位信号的频率和源]

接口定义
[列出设计中使 ...]]></description>
      <category>Xilinx(AMD)</category>
      <author>seanhu</author>
      <pubDate>Fri, 21 Mar 2025 07:41:51 +0000</pubDate>
    </item>
    <item>
      <title>vivado编译完成后提示音</title>
      <link>https://www.crazyfpga.com/forum.php?mod=viewthread&amp;tid=82</link>
      <description><![CDATA[使用tcl指令可以实现在vivado编译结束后播放提示音

1、新建文本文件，另存为tcl类型
编写tcl代码

set thefile \&quot;C:/Windows.old/Windows/Media/Alarm02.wav\&quot;
exec {*}[auto_execok start] \&quot;\&quot; [file nativename [file normalize $thefile]]


文件路径为音频文件的绝对 ...]]></description>
      <category>Xilinx(AMD)</category>
      <author>seanhu</author>
      <pubDate>Fri, 21 Mar 2025 07:38:40 +0000</pubDate>
    </item>
    <item>
      <title>MODELSIM使用技巧</title>
      <link>https://www.crazyfpga.com/forum.php?mod=viewthread&amp;tid=81</link>
      <description><![CDATA[Vivado多次调用仿真
一般情况下，vivado只能调用一次modelsim的仿真，若修改tb文件或rtl文件，需要关闭modelsim软件，再次运行vivado仿真。
使用如下方法，可以实现仿真文件重装载，而无需再次调用modelsim进行仿真，大大节省时间：

修改 “_compile.do” 文件，去掉结 ...]]></description>
      <category>Xilinx(AMD)</category>
      <author>seanhu</author>
      <pubDate>Fri, 21 Mar 2025 07:33:07 +0000</pubDate>
    </item>
    <item>
      <title>modelsim打开和生成VCD文件的方法</title>
      <link>https://www.crazyfpga.com/forum.php?mod=viewthread&amp;tid=80</link>
      <description><![CDATA[使用ila抓取的波形在vivado中不是很方便查看，想到使用modelsim进行查看。modelsim本身不能查看VCD文件，需要将VCD文件转换为wlf文件。

vivado产生VCD文件
使用ila抓取波形后，将其保存为VCD格式文件。

modelsim格式转换
（1）将modelsim的文件路径更换为VCD文件的路 ...]]></description>
      <category>Xilinx(AMD)</category>
      <author>seanhu</author>
      <pubDate>Fri, 21 Mar 2025 07:31:30 +0000</pubDate>
    </item>
    <item>
      <title>操作程序FLASH时第一次操作会失败</title>
      <link>https://www.crazyfpga.com/forum.php?mod=viewthread&amp;tid=79</link>
      <description><![CDATA[在操作带加载程序的FLASH时，比如读ID，读寄存器，第一次操作读出的数据全为ff。
但是第一次操作之后，后续的FLASH操作都是正常的。请问大家遇到过这个情况吗？
这是进行在线升级的时候发现的，这个问题导致在线升级失败。解决办法就是进入在线升级相关操作前，添加了读 ...]]></description>
      <category>Xilinx(AMD)</category>
      <author>FPGA低才生</author>
      <pubDate>Fri, 21 Mar 2025 04:08:24 +0000</pubDate>
    </item>
    <item>
      <title>【奥唯思】VF-X100K676使用指南</title>
      <link>https://www.crazyfpga.com/forum.php?mod=viewthread&amp;tid=72</link>
      <description><![CDATA[本指南主要说明了VF-X100K676开发板与各配套外设的连接，以及使用注意事项。（见附件👇）]]></description>
      <category>Xilinx(AMD)</category>
      <author>CrazyStuff</author>
      <pubDate>Thu, 20 Mar 2025 12:29:34 +0000</pubDate>
    </item>
    <item>
      <title>vivado波形中marker显示不完整</title>
      <link>https://www.crazyfpga.com/forum.php?mod=viewthread&amp;tid=71</link>
      <description><![CDATA[如题，具体情况见截图，这种情况是为什么呢？想看看有无大佬有过一样的问题！]]></description>
      <category>Xilinx(AMD)</category>
      <author>yao</author>
      <pubDate>Thu, 20 Mar 2025 12:14:29 +0000</pubDate>
    </item>
    <item>
      <title>【奥唯思】奥唯思各XLILINX开发板FLASH型号，程序固化必看！！！</title>
      <link>https://www.crazyfpga.com/forum.php?mod=viewthread&amp;tid=70</link>
      <description><![CDATA[奥唯思品牌的赛灵思器件FPGA开发板以及对应的FLASH芯片型号是：


XILINX 官方vivado开发平台默认支持的FLASH型号有限，很多人一开始使用奥唯思的xilinx开发板都找不到上面的器件型号，是需要先修改“...\\Xilinx\\Vivado\\2020.2\\data\\xicom\\xicom_cfgmem_part_table.csv ...]]></description>
      <category>Xilinx(AMD)</category>
      <author>CrazyStuff</author>
      <pubDate>Thu, 20 Mar 2025 12:03:12 +0000</pubDate>
    </item>
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      <title>vivado编译报错导致编译中断</title>
      <link>https://www.crazyfpga.com/forum.php?mod=viewthread&amp;tid=67</link>
      <description><![CDATA[同样的工程，编译有时候挺正常，有时候编译在route design很久，有时候编译报错如图显示error，直接自动停止编译了]]></description>
      <category>Xilinx(AMD)</category>
      <author>shero_22</author>
      <pubDate>Thu, 20 Mar 2025 05:36:55 +0000</pubDate>
    </item>
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      <title>选择图像处理还是电机控制呢</title>
      <link>https://www.crazyfpga.com/forum.php?mod=viewthread&amp;tid=63</link>
      <description><![CDATA[选择图像处理还是电机控制呢]]></description>
      <category>Xilinx(AMD)</category>
      <author>起床多喝热水</author>
      <pubDate>Wed, 19 Mar 2025 08:29:51 +0000</pubDate>
    </item>
    <item>
      <title>位宽转换</title>
      <link>https://www.crazyfpga.com/forum.php?mod=viewthread&amp;tid=62</link>
      <description><![CDATA[有大哥讲一下如何将32位数据转成24位数据的思路吗，能实现好实现吗]]></description>
      <category>Xilinx(AMD)</category>
      <author>Sue</author>
      <pubDate>Wed, 19 Mar 2025 07:03:51 +0000</pubDate>
    </item>
    <item>
      <title>在AI的浪潮中，FPGA是否能吃上这蛋糕？</title>
      <link>https://www.crazyfpga.com/forum.php?mod=viewthread&amp;tid=54</link>
      <description><![CDATA[如题，虚心请教一下大家，在不完全转行的情况下，往哪方面学习，可以尽量在AI时代立足呢？]]></description>
      <category>Xilinx(AMD)</category>
      <author>yao</author>
      <pubDate>Tue, 18 Mar 2025 06:29:26 +0000</pubDate>
    </item>
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