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在AI的浪潮中，FPGA是否能吃上这蛋糕？ ...2	yao 2025-3-18	15701	琴是晴天的情 2025-3-29 00:40
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FPGA复位策略	GET 2025-3-22	92119	GET 2025-3-27 11:39
欢迎大家多发一些AMD FPGA/ACAP的应用讨论	安德鲁 2025-3-16	6291	zdk000 2025-3-17 10:08
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Xilinx 原语之 IBUFDS 、OBUFDS及IOBUFDS	电路_fpga 2025-3-16	4395	CrazyBingo 2025-3-16 23:22
选择图像处理还是电机控制呢	起床多喝热水 2025-3-19	6318	GET 2025-3-20 09:59
常用XDC约束	CrazyClock 2025-3-17	5415	GET 2025-3-20 14:52
修改vivado默认编辑器为UE,并添加高亮语法显示	CrazyClock 2025-3-17	8388	xxppno1 2025-3-18 10:08
VHDL编写的工程如何调用verilog编写的子模块（内部含有多个小模块）？	acper00 2025-3-18	6178	Shane.F 2025-3-19 09:31
位宽转换 ...2	Sue 2025-3-19	17561	klxh 2025-3-21 14:42
MODELSIM使用技巧	seanhu 2025-3-21	6621	FPGA低才生 2025-3-27 10:50
用复旦微7020片子，PS侧PLL的问题	xghuhu0422 2025-3-27	5471	xghuhu0422 2025-3-29 10:28
Vivado综合ROM模型，必须初始化，否则ROM会被优化	CrazyTiming 2025-3-11	4900	xxppno1 2025-3-20 18:35
请教：关于AD9172 JESD 断链的问题	CrazyClock 2025-3-27	41249	CrazyClock 2025-3-31 14:37
FPGA 单口RAM模型实现技巧	CrazyTiming 2025-3-17	2237	CrazyBingo 2025-3-17 22:43
【奥唯思】奥唯思各XLILINX开发板FLASH型号，程序固化必看！！！	CrazyStuff 2025-3-20	2395	xghuhu0422 2025-3-21 09:24
vivado波形中marker显示不完整	yao 2025-3-20	2304	yao 2025-3-21 09:34
操作程序FLASH时第一次操作会失败	FPGA低才生 2025-3-21	4250	FPGA低才生 2025-3-22 11:35

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