记录一个报错：ECO OPEN NET=1

FPGA低才生

编译时出现报错：ECO OPEN NET=1
检查代码并没有发现问题。有时候编译又能通过，一直没想明白。
后面发现使用chipwatcher的时候，将PLL的输入时钟作为chipwatcher的工作时钟时，编译能够通过。
总感觉这和VIVADO里使用ILA时遇到的时钟使用不正常类似。
然后我添加了全局时钟BUFG，外部输入时钟先经过BUFG，然后再进入PLL，随后编译通过了。

一般的工程里面，并没有使用BUFG，所以我对这个报错现在还有点疑惑。或者说某些特殊情况，是需要添加BUFG？

xxppno1

其实有时候都是工具自动推断的, 基本上不会出问题,甚至你加上工具通过器件路由路径上没有你这个器件也会自动删除. 而且也有可能引脚不是时钟引脚,所以怎么路由都到不了PLL,但是这个引脚你主动放到bufg, bufg可以到PLL, 有这种可能, 工具的确没见过这么不规范用的,所以报错

CrazyGuy

根据我们多年工程使用，安路的工具链，EG4系列建议5.0.5，新器件使用5.6.4，EG4以前的器件使用4.6.8，不是越新越好。越新的软件反而有可能引入一些问题。

此外，当器件使用较满时，有时候需要改一些配置参数，同时增加一些不可优化的模块组成可变参数，利用工具生成脚本同时编译多个副本，以避免某个版本编译不过的情况。我们遇到的更多的情况是程序编译时崩溃。

xxppno1

CrazyGuy 发表于 2025-3-18 22:06
根据我们多年工程使用，安路的工具链，EG4系列建议5.0.5，新器件使用5.6.4，EG4以前的器件使用4.6.8，不是 ...

还是人家复旦微厉害, 直接复刻xilinx fpga,然后直接用vivado, 软硬件都没问题,反正有问题是xilinx的, 最酷的是卖的比xilinx还贵....

CrazyGuy

xxppno1 发表于 2025-3-18 22:13
还是人家复旦微厉害, 直接复刻xilinx fpga,然后直接用vivado, 软硬件都没问题,反正有问题是xilinx的, 最 ...

你要考虑人家几百个人逐项测试每一个片子，从几万个筛选出来几个能用的 这是巨大的工作量

现在他们正在努力自主研发

xxppno1

CrazyGuy 发表于 2025-3-19 10:50
你要考虑人家几百个人逐项测试每一个片子，从几万个筛选出来几个能用的  这是巨大的工作量

现在他们正 ...

努力抄袭, 为国争光.... 别家FPGA至少底层不一样, 比如高云是lut+alu,  xilinx 是lut+carry 等等 有自己的东西呀

FPGA低才生

xxppno1 发表于 2025-3-18 19:55
其实有时候都是工具自动推断的, 基本上不会出问题,甚至你加上工具通过器件路由路径上没有你这个器件也会自 ...

时钟信号没有使用时钟引脚，这确实是思考问题的一个思路，之前没有想到。这个项目调完后就遇到硬件把时钟信号给到普通IO口上的问题。

FPGA低才生

CrazyGuy 发表于 2025-3-18 22:06
根据我们多年工程使用，安路的工具链，EG4系列建议5.0.5，新器件使用5.6.4，EG4以前的器件使用4.6.8，不是 ...

我使用的是EF3，TD用的5.0.3。那应该是使用TD4更合适。希望国产EDA软件不断进步吧。

xxppno1

FPGA低才生 发表于 2025-3-19 16:55
时钟信号没有使用时钟引脚，这确实是思考问题的一个思路，之前没有想到。这个项目调完后就遇到硬件把时钟 ...

没办法, 可能有些人一辈子遇不见几个这种真xx的硬件工程师吧. 但是我遇见了....