modelsim仿真quartus IP核 和用户自定义的模块的区别
在某天一时疏忽，当用modelsim 仿真quartus ip核基于简单双端口ram，竟然在例化时忘记给端口前加上点，打开仿真神奇没报错我想是不是自定义的模块也是这样的结果，相反得到不一样的结果报错了
规则还是要遵守的，否则结果是惨不忍睹的，quartus内部对这种错误是包容，但是这种情况是基于内部，我们还是乖乖依规矩办事。
所以说， modelsim的编译做的不好，毕竟这是verilog-2005的基本语法。
如果用quartus II 编译一下，这种我跟提就会解决了。
不过也不能完全怪他，一方面确实是语法不熟悉，另一方面 system verilog好像支持写的
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