Quartus综合网表看起来不像是逻辑门电路
诸位，发现一个细节：Quartus生成的网表 经常和很多书里面用逻辑门搭建出来的网表不太一致。这是什么导致的啊？综合工具自身的决定，还是我打开的方式不太对？
这是一个无符号算术模块
module UnsignedAdder(Arb, Bet, Lot);
input Arb, Bet;
output Lot;
assign Lot = Arb + Bet;
endmodule
Quartus 综合出来的网表，我是从 "Netlist Viewer" 里面的 "RTL Viewer" 点击查看的
书里给出来的更像是实际的门级网表，用诸多的 与/或/非/门搭建 (图片似乎太大了，超出帖子了，所以书里给的门级网表图我只好删了)。
但是 Quartus 生成的经常和书里的不一致，是我打开的方式不对，还是说，Quartus自身做了优化，这部分就不开放给用户了？
方便的话，能告知一下么？谢谢
这是书里给的网表结果
这是 Quartus 工具综合的网表结果
CbFPGA 发表于 2023-6-29 21:30
这是 Quartus 工具综合的网表结果
这个图是加法器 ，没问题
然后你说的书上是哪里，我不清楚。
另外，书他不一定是正确的。
然后 同一个功能，有n种综合方式，他也不一定是对的。
简单地说你看与或非 他一般不会错的
目前FPGA开发 其实主要还是看仿真 CrazyBingo 发表于 2023-6-29 22:09
这个图是加法器 ，没问题
然后你说的书上是哪里，我不清楚。
好的，我看的书名《Verilog HDL综合实用教程》对应书本第16页。 CbFPGA 发表于 2023-6-30 09:31
好的，我看的书名《Verilog HDL综合实用教程》对应书本第16页。
没见过这本书
建议看《FPGA设计技巧与案例开发详解》
真正的实战
页:
[1]