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本版可以交流EDA、流程脚本等问题
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请问一下,有什么可以方便查看和对比verilog门级网表的工具?
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有没有什么EDA支持打印出设计的层次和例化关系?
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SOC中的SDC约束正变得越来越庞大和复杂,我们该如何应对
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