找回密码
 立即注册
查看: 6598|回复: 1

中值滤波移植后卡顿问题

[复制链接]

1

主题

0

回帖

21

积分

新手上路

积分
21
发表于 2023-6-20 18:15:42 | 显示全部楼层 |阅读模式
代码注释里cmos_pclk为74.25M,这里应该是摄像头输出的24M才对吧?然后我不加算法输出视频是流畅的,加了算法后视频是卡顿的,不知道该卡顿是否是时钟造成的。新人求指点


u_CMOS_Capture_RAW_Gray
(
    .rst_n                  (sys_rst_n & cmos_init_done ),              //  global reset

    .cmos_pclk              (cmos_pclk                  ),                 //  74.25MHz CMOS Pixel clock input
    .cmos_data              (cmos_data                  ),                  //  8 bits cmos data input
    .cmos_vsync             (cmos_vsync                 ),                //  L: vaild, H: invalid
    .cmos_href              (cmos_href                  ),                   //  H: vaild, L: invalid
   
    .cmos_frame_vsync       (cmos_frame_vsync           ),     //  cmos frame data vsync valid signal
    .cmos_frame_href        (cmos_frame_href            ),        //  cmos frame data href vaild  signal
    .cmos_frame_data        (cmos_frame_Gray            ),       //  cmos frame data output: 8 Bit raw data   
   
    //user interface
    .cmos_vsync_end         (                           ),
    .pixel_cnt              (                           ),
    .line_cnt               (                           )  
);

17

主题

102

回帖

752

积分

管理员

积分
752
发表于 2023-6-23 15:00:45 | 显示全部楼层
如果是我的工程,那就是不可能卡顿的
如果是你的工程,时钟是多少得问你,我不知道怎么给你答复
大概率卡顿,是你DDR 缓存的问题,跟算法本身没有关系,算法是pipelinee
您需要登录后才可以回帖 登录 | 立即注册

本版积分规则

手机版|CrazyFPGA ( 粤ICP备2023025753号 )

GMT+8, 2024-4-26 14:47 , Processed in 0.039698 second(s), 18 queries .

Powered by Discuz! X3.5 Licensed

© 2001-2023 Discuz! Team.

快速回复 返回顶部 返回列表