【提问】HDMI时钟频率问题

cq59342334 · 发表于 2023-5-10 16:13:32

以赛灵思A7芯片为例输入晶振为100MHZ，连接HDMI，1080*1280，串并转换的时钟要求可能高达1G，PLL生成不了这么高的，最多可能800Mhz吧，为什么还能运行正常呢？如果视频分辨率是8K，串并转换的时钟又是如何生成的呢？可能要好几个G的时钟。

crazyGuy · 发表于 2023-5-18 21:12:38

FPGA使用DDR IO输出，所以实际输出频率=PLL频率*2

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